(相关资料图)

适用于 SSIT 的 Versal Fmax 取决于时钟拓扑结构扩展范围*。

对于较长的时钟布线，可以降低时钟网络的 FMAX。下表列出了不同器件/速度等级组合下的最差情况 FMAX。

在 2022.2.2 版本中，DRC BFGCHK-1 会将设计中每个时钟网络的频率与以上最差情况 FMAX 表中的 FMAX 数值进行比对。

如果时钟网络的频率超出最差情况 FMAX，那么 DRC 会阻止比特流生成，因为按此频率操作时钟可能不安全。

[DRC BFGCHK-1] BUFG_has_device_restricted_FMAX：如果使用最大时钟扩展范围，时钟信号线 design_1_i/clk_wizard_0/inst/clock_primitive_inst/clk_out1 上的周期要求会超出此器件的 FMAX 规格 (600.00 MHz)。请参阅答复记录 AR34820，了解您是否可以为自己的时钟网络豁免此 DRC 检查。

* 注释：请参阅以下“Versal 时钟设置背景”部分，获取有关时钟拓扑结构扩展范围的更多详细信息。